超前进位加法器设计

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湖南师范大学职业技术学院（工学院）实验数据报告单

实验课程：计算机组成原理实验题目：超前进位加法器设计实验实验日期： 2012年 5 月 21 日

一．实验目的

（1） 掌握超前进位加法器的原理及其设计方法。 （2） 熟悉CPLD应用设计及EMA软件的使用。

二．实验内容

（1） 设计电路原理图.

（2） 了解加法器的工作原理，掌握超前进位产生电路的设计方法. （3） 正确将电路原理图下载到试验箱中.

（4） 正确通过实验箱连线实现4位二进制数的相加并得到正确结果

三.实验原理

加法器是执行二进制加法运算的逻辑部件，也是CPU运算器的基本逻辑部件（减法可以通过补码相加来实现）。加法器又分半加器和全加器，不考虑低位的进位，只考虑两个二进制数相加，得到和以及向高位进位的加法器叫半加器，而全加器是在半加器的基础上又考虑了低位进来的进位信号。

全加器的逻辑表达式为：

C0=AB+ACi+BCi

图1全加器逻辑电路图

本算法的核心思想是把8位加法器分成两个4位加法器，先求出低4位加法器的各个进位，特别是向向4位加法器的进位C4然后，高4位加法器把C4作为初始进位，使用低4位加法器相同的方法来完成计算。每一个4位加法器在计算时，又分成了两个2位的加法器。如此递归。