时钟逻辑类型接口-LVDS简述

时钟逻辑类型接口-LVDS简述在硬件开发过程中 涉及高速时钟或者数据接口时 均会遇到 LVDS 这种技术接口 由于电压信号幅度较低 而且采用恒流源模式驱动 故只产生极低的噪声 消耗非常小的功率 甚至不论频率高低功耗都几乎不变

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在硬件开发过程中,涉及高速时钟或者数据接口时,均会遇到LVDS(Low voltage differential signaling)这种技术接口。引用“百度百科”文献:

LVDS(Low Voltage Differential Signaling)是一种低振幅差分信号技术。它使用幅度非常低的信号(约350mV)通过一对差分PCB走线或平衡电缆传输数据。它能以高达数千Mbps的速度传送串行数据。由于电压信号幅度较低,而且采用恒流源模式驱动,故只产生极低的噪声,消耗非常小的功率,甚至不论频率高低功耗都几乎不变。此外,由于LVDS以差分方式传送数据,所以不易受共模噪音影响。

时钟逻辑类型接口-LVDS简述

  1. 硬件功能拓扑介绍

通过发送端驱动3.5mA的稳定电流电源,在100Ω終端时以350mV低振幅的差动信号来高速传送数据。各半导体厂商独有处理后,可以完成3Gbit/秒左右的高速传输速度。但是工程上认为1G已经是它的极限了。

  1. 信号传输波形曲线

如下,A+、B-为单端输出信号,Vo_diff差分信号。共模偏置电压为1.2V,单端信号输出为以1.2V共模偏置电压为中心点上下350mv摆动,表现在差分信号时为以0电平为中心点,上下700mv摆动。

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LVDS信号波形

其中接收端共模偏置电压范围交宽泛如下:0.2-2.2V,当然根据接收端芯片不同,这个地方再特殊分析。

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共模偏置电压

  1. LVDS耦合方式介绍

以SI5335为例,介绍LVDS耦合方式,DC与AC耦合如下,直流耦合时,在接收端端接100Ω电阻,传输路径50Ω特性阻抗。

交流耦合时,通过0.1uf电容耦合后在接收端端接100Ω电阻,传输路径50Ω特性阻抗。

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LVDS 耦合方式

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